当链路速率不断提升时,给接收端留的信号裕量会越来越小。比如PCIe4.0的规范中 定义,信号经过物理链路传输到达接收端,并经均衡器调整以后的小眼高允许15mV, 小眼宽允许18.75ps,而PCIe5.0规范中允许的接收端小眼宽更是不到10ps。在这么小 的链路裕量下,必须仔细调整预加重和均衡器的设置才能得到比较好的误码率结果。但是,预 加重和均衡器的组合也越来越多。比如PCIe4.0中发送端有11种Preset(预加重的预设模 式),而接收端的均衡器允许CTLE在-6~ - 12dB范围内以1dB的分辨率调整,并且允许 2阶DFE分别在±30mV和±20mV范围内调整。综合考虑以上因素,实际情况下的预加 重和均衡器参数的组合可以达几千种。pcie接口定义及知识解析;青海PCI-E测试产品介绍
CTLE均衡器可以比较好地补偿传输通道的线性损耗,但是对于一些非线性因素(比如 由于阻抗不匹配造成的信号反射)的补偿还需要借助于DFE的均衡器,而且随着信号速率的提升,接收端的眼图裕量越来越小,采用的DFE技术也相应要更加复杂。在PCle3.0的 规范中,针对8Gbps的信号,定义了1阶的DFE配合CTLE完成信号的均衡;而在PCle4.0 的规范中,针对16Gbps的信号,定义了更复杂的2阶DFE配合CTLE进行信号的均衡。 图 4 .5 分别是规范中针对8Gbps和16Gbps信号接收端定义的DFE均衡器(参考资料: PCI Express@ Base Specification 4.0)。安徽PCI-E测试执行标准PCI-e硬件科普:PCI-e到底是什么?
按照测试规范的要求,在发送信号质量的测试中,只要有1个Preset值下能够通过信 号质量测试就算过关;但是在Preset的测试中,则需要依次遍历所有的Preset,并依次保存 波形进行分析。对于PCIe3.0和PCIe4.0的速率来说,由于采用128b/130b编码,其一致性测试码型比之前8b/10b编码下的一致性测试码型要复杂,总共包含36个128b/130b的 编码字。通过特殊的设计, 一致性测试码型中包含了长“1”码型、长“0”码型以及重复的“01” 码型,通过对这些码型的计算和处理,测试软件可以方便地进行预加重、眼图、抖动、通道损 耗的计算。 11是典型PCle3.0和PCIe4.0速率下的一致性测试码型。
PCIe4.0的物理层技术PCIe标准自从推出以来,1代和2代标准已经在PC和Server上使用10多年时间,正在逐渐退出市场。出于支持更高总线数据吞吐率的目的,PCI-SIG组织分别在2010年和2017年制定了PCIe3.0和PCIe4.0规范,数据速率分别达到8Gbps和16Gbps。目前,PCIe3.0和PCle4.0已经在Server及PC上使用,PCIe5.0也在商用过程中。每一代PCIe规范更新的目的,都是要尽可能在原有PCB板材和接插件的基础上提供比前代高一倍的有效数据传输速率,同时保持和原有速率的兼容。别看这是一个简单的目的,但实现起来并不容易。为什么PCI-E3.0开始重视接收端的容限测试?
P5 、8Gbps P6 、8Gbps P7 、8Gbps P8 、8GbpsP9 、8Gbps P10 、16GbpsP0 、16GbpsPl 、16Gbps P2 、16Gbps P3 、16Gbps P4 、16Gbps P5 、16Gbps P6 、16GbpsP7 、16Gbps P8 、16Gbps P9、 16Gbps P10的一致性测试码型。需要注意的一点是,由于在8Gbps和16Gbps下都有11种 Preset值,测试过程中应明确当前测试的是哪一个Preset值(比如常用的有Preset7、 Preset8 、Presetl 、Preset0等) 。由于手动通过夹具的Toggle按键进行切换操作非常烦琐,特别是一些Preset相关的测试项目中需要频繁切换,为了提高效率,也可以通过夹具上的 SMP跳线把Toggle信号设置成使用外部信号,这样就可以通过函数发生器或者有些示波 器自身输出的Toggle信号来自动控制被测件切换。PCIE与负载只有时钟线和数据线,搜索的时候没有控制管理线,怎么找到的寄存器呢?信息化PCI-E测试修理
为什么PCI-E3.0的夹具和PCI-E2.0的不一样?青海PCI-E测试产品介绍
PCIe 的物理层(Physical Layer)和数据链路层(Data Link Layer)根据高速串行通信的 特点进行了重新设计,上层的事务层(Transaction)和总线拓扑都与早期的PCI类似,典型 的设备有根设备(Root Complex) 、终端设备(Endpoint), 以及可选的交换设备(Switch) 。早 期的PCle总线是CPU通过北桥芯片或者南桥芯片扩展出来的,根设备在北桥芯片内部, 目前普遍和桥片一起集成在CPU内部,成为CPU重要的外部扩展总线。PCIe 总线协议层的结构以及相关规范涉及的主要内容。青海PCI-E测试产品介绍
PCIe4.0的测试夹具和测试码型要进行PCIe的主板或者插卡信号的一致性测试(即信号电气质量测试),首先需要使用PCIe协会提供的夹具把被测信号引出。PCIe的夹具由PCI-SIG定义和销售,主要分为CBB(ComplianceBaseBoard)和CLB(ComplianceLoadBoard)。对于发送端信号质量测试来说,CBB用于插卡的测试,CLB用于主板的测试;但是在接收容限测试中,由于需要把误码仪输出的信号通过夹具连接示波器做校准,所以无论是主板还是插卡的测试,CBB和CLB都需要用到。PCIE物理层链路一致性测试状态设计;甘肃PCI-E测试销售价格克劳德高速数字信号测试实验室致敬...